怎么将c语言的循环转成verilog?

zqq624723237

例如有如下c代码：int acc(int a)
int s=0;
for(i=0;i<a;i++)
{
    s+=i;
}
return s;

怎么用时序逻辑描述？组合逻辑呢？
这是某IC公司的一道笔试题，考察硬件思维，答案肯定不唯一，希望各位大佬们能够集思广益，从PPA方面分析一下。
小白在此谢过！

cacc

参见 Xilinx Vivado HLS，利用这个平台可以自动将c 、c++、 systemc 代码转换成verilog 和 vhdl 代码

zqq624723237

回复 2# cacc


   谢谢您，不只是单纯的c转verilog。这个是笔试题，问怎么用时序和组合逻辑实现，并画出电路图。应该是要用硬件的思维，希望大家一起集思广益，有哪些实现方案？

richardxingxing

1.时序逻辑你可以把i想象成clock，每一个clock累加一次
2.组合逻辑你可以把i想象成一个加法单元，最后若干个串在一起

zqq624723237

回复 4# richardxingxing


   可以这样想，但是这里循环次数是由输入控制的，不符合Verilog语法。定义parameter可以解决，但是不符合题意。一样的输入得到一样的输出。

fhy420462303

回复 1# zqq624723237


  假如A是四位，则做一个加法器，然后用clock将结果存到四位寄存器。然后输出就是四位寄存器四位寄存器同时和A做判断，当等于的时候（这个是一个组合电路）关掉clock。

zqq624723237

回复 6# fhy420462303


   或许您没有理解我的意思，输入a控制了循环次数，您在这里将加法器结果用来控制时钟，应该是想累加和到a之后停止吧，实际是需要自加a次。其实一种思路是这个循环实际是一个高斯求和，结果是a(a-1)/2。除法移位就可以了，我只是不清楚这里的乘法怎么处理，不知道能不能直接assign。我也是不太理解出题官的考察思路。

14425324

做法太多了，可以用时序电路，也可以直接用组合电路

fhy420462303

回复 7# zqq624723237


    哦  ，是我没有搞清楚。
用加法器，然后用clock将结果存到寄存器，然后将寄存器的输出接到加法器的一段口。
加法器另一端为1，然后做个计数器，技术到a ，就将寄存器的clock关掉！

Andy126