SR latch 和 D flip flop

user123random

这两个 SR Latch 为何等于一个 resettable D flip flop 呢 ？

   

This circuit suffers from a limited speed—a minor issue because in frequency-multiplying PLLs, ωin is typically much lower than ωout

这个速度限制是怎么跟 ωout 扯上关系呢 ？

hehuiheng

这是PLL的相位比较器的结构，由两个D-flipflop组成。

本身D-flipflop就是由两个latch构成的啊。latch就是clk H⇒L时保持数据。D-flip flop是仅在上跳沿来的时候才输出，所以还需要一个latch，clk相反。下面那个你按真值表分析肯定能搞懂就是很麻烦哈。

再说PFD。我没懂这个速度是什么，不过大致意思应该就是，PLL的输出频率比较输入高，所以PFD比较的时候电路不能无限快，而且RESET也是要时间的(我也不懂我在说什么- -！)。其实一般PFD的NAND和RESET之间还有NOT电路做延时的。而且还要考虑后面chargepump的MOS的开关特性。。都会限制速度。

auch0311

谢谢