弱问：关于FPGA的clk引脚

dalewu

用的是cyclone II的EP2C25，想问一下，clk0~15是做什么用的，是不是设计里要用的时钟必须从这些pin接入，感觉这些pin是用来驱动pll的啊

karnizhu

Altera FPGA有专门的时钟管脚，包括时钟输入管脚和时钟输出管脚，外部晶振的输入信号必须通过时钟输入管脚输入至FPGA内部，时钟输入管脚可以接入内部时钟分布网络和/或PLL输入端；通过PLL输出到FPGA外部的信号必须通过时钟专用管脚。当然不同系列的FPGA时钟管脚的使用方法及作用可能不一样，例如Stratix FPGA有局部时钟管脚，而Cyclone1 FPGA则只有全局时钟管脚，具体的就必须查询Altera 各个系列FPGA的datasheet了。