關於PLL的除數設計問題

mm369932tw · 发表于 2018-7-25 13:21:42

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各位大大您好
小弟最近在学习设计PLL
我应用的频率范围是200M~400MHz
然后我的设计是先震荡出400M~800MHz后
在去除2以达到接近50%的duty cycle
其中我所需要的除数有 6.7.8.9.10.11.12 这些
在网路上查阅许多资料后
仍然找不到该用何种除频器
想请各位高手仍否为我解惑
谢谢!!

一条鱼儿123 · 发表于 2018-7-26 20:13:18

二三除频级联就可以分出这些频率来

liuzc_ · 发表于 2018-7-27 17:42:43

有可编程分频器，常用的有pulse Swallow 结构还有二三分频器级联结构

mm369932tw · 发表于 2018-7-27 23:55:21

回复 3# liuzc_

我有想过使用pulse swallow，但是其除数为（N + 1）* S + N *（PS）= N * P + S，其中N采用您所说的/ 2/3的预除电路（故N = 2），这样一来倘若我需要6〜12，那么势必小号需要是0〜6，可是P的部分又需大于S，所以才不知道该如何设计，还请您指教!!

mm369932tw · 发表于 2018-8-3 20:15:11

求版上高手解答QQ

liuzc_ · 发表于 2018-8-6 17:17:46

回复 4# mm369932tw
那你可以试试2/3分频器级联的结构，对于N级可以实现2^N~(2^N+1)-1范围的分频，我现在做的pll就是采用这种结构。WX：WL1241753539

liuzc_ · 发表于 2018-8-15 16:39:41

我收到你的微信添加了，但是我这里一直验证不通过，添加不成功，我也不知道怎么回事，希望你已经解决了你的问题，可以给你推荐一篇JSSC的文章，作者Cicero S.2000年的。
A family of low power truly Modular programmable dividers in standard 0.35 um CMOS technology

mu186041 · 发表于 2020-5-27 16:13:28

liuzc_大大

請問有paper可以down load嗎?

kanchiam · 发表于 2020-6-13 00:50:00

如果速度不是很快的話，可以用counter設計 n+1 divider

mu186041 · 发表于 2020-6-15 10:18:29

paper補上

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