关于FPGA约束的问题

single_cycle

第一次用quartus验证反向的数字网表，遇到以下几个问题：1、编译后发现有hold和removal违例，slack在-0.2到-0.5之间，如何在不改变网表的情况下修复这个问题?
2、约束微调后，编译结果和之前完全不同，例如，一个时钟的clock_uncertainty从0.2调成0.21，hold和removal的违例值会发生巨大的改变；
3、quartus将信号线识别成时钟，该信号线为DFF的输出，用于控制MUX21的SE端。
被这几个问题困扰了好久，希望有大佬能帮我解惑。