小白请教Verilog数据拼接怎么用

ruiyang89

我想将一个8位的wire，当做三个拼接给一个24位的reg,代码如下：
reg[23:0]  rgb_o_b;
wire[7:0]  cmos_data_i;

rgb_o_b <= {cmos_data_i,cmos_data_i,cmos_data_i};

可是综合的时候总是报错，请各位帮忙指导一下该怎么写。报错信息如下：
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[16] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[17] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[18] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[19] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[20] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[21] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[22] (FDRE) is not placed
[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[23] (FDRE) is not placed


这是一段采集CMOS的程序，输入8位，转变成rgb格式
源码为
reg[7:0]cmos_data_r;
wire[23:0]rgb_o;
assign rgb_o = {cmos_data_r,cmos_data_r,cmos_data_r};
always@(posedge cmos_pclk_i)
begin
   cmos_data_r <= cmos_data_i;
end
我打算做一个小实验，实现我修改rgb_o，在输出图像上显示一条直线
谢谢各位啦！！

gaurson

<=赋值必须用在always块内。你看源码，人家rgb_o的都和你不一样。

ruiyang89

回复 2# gaurson


   源码是wire类型的

我自己改为reg类型的，是在always内赋值的

gaurson

眼见为实，重新发一下完整代码吧。

briank

从这个错误消息来看[Place 30-68] Instance system_i/OV_Sensor_ML_0/inst/rgb_o_b_reg[23] (FDRE) is not placed
应该是管脚没有分配吧。Verilog的拼接语法没有问题。

ruiyang89

回复 5# briank


      rgb_o_b_reg就是我自己内部定义的一个reg类型，还需要管脚分配吗？管脚分配是约束文件吗？

hjj3547110

谢谢分下那个

rango_1

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