一个使用MUX单元进行clock gating的timing的问题，很有意思，大家进来看看……

gubo1 · 发表于 2018-7-13 11:15:56

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本帖最后由 gubo1 于 2018-7-14 10:23 编辑

如上图所示，I0,I1和S分别是MUX单元的两个时钟输入端和选择信号输入端。S信号由I1时钟信号处于I0时钟信号低电平阶段的下降沿输出。
进行clock gating的timing分析时，建立时间的分析是都没有问题的，但是保持时间的分析出了问题，当分析S信号与I0时钟信号时序关系的时候，保持时间应该是图中的arc2，但是工具分析的时候使用的是arc1，这就无法满足要求了。

我当前的时序约束如下：
set_clock_gating_check -setup 0.1 -hold 0.1 -high [get_cells mux_inst]

问题来了：
第一：大家有没有什么办法能让工具在进行hold分析的时候选择arc2路径呢~

第二：或者说我其实已经通过设计保证了S信号对I0时钟的保持时间，有啥方法能让工具只分析S信号对I1时钟信号的时序关系，disable掉S信号与I0时钟信号的时序关系。我尝试使用了set_disable_clock_gating_check [get_pin mux_inst/I0]，但是使用该命令后，I0和I1的timing都被disable掉了……

拜谢各位大神。

rioshiina · 发表于 2018-7-13 12:52:36

如上图所示，I0,I1和S分别是MUX单元的两个时钟输入端和选择信号输入端。S信号由I1时钟信号处于I0时钟信号 ...
gubo1 发表于 2018-7-13 11:15

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我没看懂你这里写的部分，能不能再解释一下？
还有你的图没贴上.

onlykals · 发表于 2018-7-25 17:07:11

回复 1# gubo1

set_case_analysis.....

tmfjek · 发表于 2018-7-27 14:57:49

工具没有分析出你所说的S信号是I0为低时产生的，你的控制逻辑应该是在D端不在CK端。在工具看来HOLD最坏的情况就是arc1. 可以直接调整1 个cycle的hold值试试

tmfjek · 发表于 2018-7-27 14:59:47

变成类似mult cycle的效果

[求助] 一个使用MUX单元进行clock gating的timing的问题，很有意思，大家进来看看……

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