DC网表复读出来的关键路径为什么不一样？

xsylang11

为什么DC出来的网表再吃进去做一遍（没有编译），报出来的timing_report里只有关于Path Group:clk 的关键路径报告？而且我发现它是把原来的Path Group:inputs 改成了Path Group:clk ，这条路径上的单元一模一样的，而原始的report里有一条0.42的关键路径，请大神们指教！有礼了！

原始：
Startpoint: CLR (input port clocked by clk)
  Endpoint: C3_Q2_reg (rising edge-triggered flip-flop clocked by clk)
  Path Group: INPUTS
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  s400               ZeroWireload          tcbn65gplustc

  Point                                    Incr       Path
  -----------------------------------------------------------
  clock clk (rise edge)                    0.00       0.00
  clock network delay (ideal)              0.00       0.00
  input external delay                     0.41       0.41 f
  CLR (in)                                 0.01       0.41 f
  U124/ZN (INVD1)                          0.04       0.45 r
  U95/ZN (ND2D1)                           0.04       0.49 f
  U112/ZN (OAI21D1)                        0.03       0.52 r
  U67/Z (AO21D1)                           0.03       0.55 r
  U138/ZN (AOI32D1)                        0.02       0.57 f
  U137/ZN (NR2D1)                          0.03       0.60 r
  C3_Q2_reg/D (DFCNQD1)                    0.00       0.60 r
  data arrival time                                   0.60

  clock clk (rise edge)                    2.03       2.03
  clock network delay (ideal)              0.00       2.03
  clock uncertainty                       -0.04       1.99
  C3_Q2_reg/CP (DFCNQD1)                   0.00       1.99 r
  library setup time                      -0.01       1.98
  data required time                                  1.98
  -----------------------------------------------------------
  data required time                                  1.98
  data arrival time                                  -0.60
  -----------------------------------------------------------
  slack (MET)                                         1.38


后来：
Startpoint: CLR (input port clocked by clk)
  Endpoint: C3_Q2_reg (rising edge-triggered flip-flop clocked by clk)
  Path Group: clk
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  s400               ZeroWireload          tcbn65gplustc

  Point                                    Incr       Path
  -----------------------------------------------------------
  clock clk (rise edge)                    0.00       0.00
  clock network delay (ideal)              0.00       0.00
  input external delay                     0.41       0.41 f
  CLR (in)                                 0.01       0.41 f
  U124/ZN (INVD1)                          0.04       0.45 r
  U95/ZN (ND2D1)                           0.04       0.49 f
  U112/ZN (OAI21D1)                        0.03       0.52 r
  U67/Z (AO21D1)                           0.03       0.55 r
  U138/ZN (AOI32D1)                        0.02       0.57 f
  U137/ZN (NR2D1)                          0.03       0.60 r
  C3_Q2_reg/D (DFCNQD1)                    0.00       0.60 r
  data arrival time                                   0.60

  clock clk (rise edge)                    2.03       2.03
  clock network delay (ideal)              0.00       2.03
  clock uncertainty                       -0.04       1.99
  C3_Q2_reg/CP (DFCNQD1)                   0.00       1.99 r
  library setup time                      -0.01       1.98
  data required time                                  1.98
  -----------------------------------------------------------
  data required time                                  1.98
  data arrival time                                  -0.60
  -----------------------------------------------------------
  slack (MET)                                         1.38

file:///C:\Users\Administrator\Documents\Tencent Files\794456736\Image\C2C\4F8U6IQ}HH0P96`RO6ZP)DO.png

askao

用什么命令读的