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[求助] 级联NMOS的可靠性问题

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发表于 2018-7-5 06:53:19 | 显示全部楼层 |阅读模式

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本帖最后由 ipmsn5 于 2018-7-5 06:54 编辑

大家好,

图中是1V的NMOS 级联,输出电压是1.6V,

对于Vg或者Vds,利用级联的方式可以保证可靠性,

问题是对于上方的NMOS,如果让上方的NMOS衬底接地的话,无法让衬底到漏极的电压在1V之内,这样是否有可靠性的问题,

谢谢。



stackNMOS.png
发表于 2018-7-5 07:58:39 | 显示全部楼层
有,所以只有当有DNW option的时候才可以用
发表于 2018-7-5 08:43:57 | 显示全部楼层
漏端PN结击穿电压应该高于1.6V吧
发表于 2018-7-5 15:41:37 | 显示全部楼层
只有当有DNW option的时候才可以用
发表于 2018-7-5 17:13:44 | 显示全部楼层
没问题,L 需拉长点,应付 VDS
发表于 2018-7-6 00:11:52 | 显示全部楼层
回复 3# lonerinuestc


感觉他用的至少40以下工艺的core器件,DB真不一定抗的住1.6V;
其实感觉正确打开方式应该是上面那个管子用IO device
 楼主| 发表于 2018-7-6 02:54:13 | 显示全部楼层
由于电路本身的速度要求,无法使用IO器件,故利用Core Device来代替。
工艺: TSMC 28nm, DNW是有的,但是这类电路用的太多,如果采用DNW的话,面积有些太大了。

另外请问一下, Drain到bulk的高压对器件可靠性的损伤机理是什么?
反偏电压过高的PN结吗? 亦或是其他的原因?
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