级联NMOS的可靠性问题

ipmsn5 · 发表于 2018-7-5 06:53:19

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本帖最后由 ipmsn5 于 2018-7-5 06:54 编辑

大家好，

图中是1V的NMOS 级联，输出电压是1.6V,

对于Vg或者Vds，利用级联的方式可以保证可靠性，

问题是对于上方的NMOS，如果让上方的NMOS衬底接地的话，无法让衬底到漏极的电压在1V之内，这样是否有可靠性的问题，

谢谢。

ericking0 · 发表于 2018-7-5 07:58:39

有，所以只有当有DNW option的时候才可以用

lonerinuestc · 发表于 2018-7-5 08:43:57

漏端PN结击穿电压应该高于1.6V吧

122013137 · 发表于 2018-7-5 15:41:37

只有当有DNW option的时候才可以用

jamesccp · 发表于 2018-7-5 17:13:44

没问题，L 需拉长点，应付 VDS

ericking0 · 发表于 2018-7-6 00:11:52

回复 3# lonerinuestc

感觉他用的至少40以下工艺的core器件，DB真不一定抗的住1.6V；
其实感觉正确打开方式应该是上面那个管子用IO device

ipmsn5 · 发表于 2018-7-6 02:54:13

由于电路本身的速度要求，无法使用IO器件，故利用Core Device来代替。
工艺： TSMC 28nm， DNW是有的，但是这类电路用的太多，如果采用DNW的话，面积有些太大了。

另外请问一下， Drain到bulk的高压对器件可靠性的损伤机理是什么？
反偏电压过高的PN结吗？亦或是其他的原因？

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