modelsim不加sdf文件时门级延迟是怎么来的？

xinranhosue

我写了一个verilog代码，功能是在输入下降沿到达时，产生一个脉冲，由于需要使用延时模块，以下是综合后的网表，在没有使用sdf文件时，也存在延时，其中V5_DL600A延时1ns，这个是modelsim自带的吗？
  module delay_20(in,out);
    input in;
    output out;

    wire L1,L2,L3,L4;

    V5_DL600A U1(.A(in),.Z(L1)); //延时模块
    V5_DL600A U1(.A(L1),.Z(L2));
    V5_DL600A U1(.A(L2),.Z(L3));
    V5_DL600A U1(.A(L3),.Z(L4));
  endmodule

  module PULDOWN_V3(IN,OUT,RESET,OUT_N);
    input IN,RESET;
    output OUT,OUT_N;
    wire INL,n4;

   delay_20 DL(.in(IN),.out(INL));
   V5_CKINDOA U4(.CK(OUT_N),.CKB(OUT));
   V5_CKND2D0A(.A1(n4),.A2(INL),.Z(OUT_N));
   V5_NR2DOA U6(.A1(RESET),.A2(IN),.Z(n4));
  endmodule

xinranhosue

我刚才查了，不加sdf文件时，只有器件的延迟，这个器件的延迟是在哪里看到的？是库里带的.v文件吗？我看到有很多·protect->endprotect , specify->endspecify，和这个有关吗？

gaurson

这些模块的.v文件里面没有明显的延时语句吗？

xinranhosue

回复 3# gaurson


    没有，延时模块只有buf(z,A);

tsing_orange

你没把 V5_DL600A 的 simulation model 贴出来啊

fhy420462303

回复 1# xinranhosue


    调用的对应模块都是有延迟的，V5_CKND2D0A，V5_CKND2D0A都是有的。
不可能没有，您可能没有找到，当然也有可能这些模块做完之后没有加延迟，但是加了buf，所以使用的是buf的延迟！