关于set_clock_gating_check的问题2

leijing · 发表于 2018-6-15 15:36:35

回复 10# njyf4801

这是DC user guide里面的描述，描述里说这些值是setup和hold，下面给出的例子又是set_clock_gating_check的设置的margin值。有没有这种可能：如果后面的属性是i的话，表示这些值是margin，来自DC设置，即set_clock_gating_check的设置的margin值；如果后面的属性值是l的话，表示这些值是setup和hold的值，来自lib。微信截图_20180615153033.png

njyf4801 · 发表于 2018-6-19 15:26:07

回复 11# leijing

嗯嗯，我也是这么理解的

leijing · 发表于 2018-6-19 16:54:55

回复 12# njyf4801

希望有人能给出肯定的答案

Amaple · 发表于 2020-10-12 10:32:54

请问楼主这三个问题解决了吗

TOM199295 · 发表于 2020-10-12 13:25:44

你想的太复杂了，其实简单讲，clock gating check 就是一种过约，是除了uncertaintly和setup 之外额外加在reg2ICG路径上的约束。其初衷是因为ICG的时钟树通常会很短，所以setup会很容易出现问题。所以在ICG的data path上额外在加一个这样的约束。通常只会在place阶段设置，在CTS及其以后取消掉。

limingkai008 · 发表于 2020-10-16 15:41:47

楼上正解

Double_Mocha · 发表于 2020-10-21 12:21:02

正好最近碰到这个问题再补充一点吧
最近做从DC开始的项目，在DC里clock gating check的值最好设的大点，差不多半个周期
这样过约后，综合出来的的reg-gating的path就比较短了，之后进pr，timing也更容易meet
pr我们项目是在cts前设个较大的约束，之后放开，个人觉得效果最好还在在DC里设，从源头上解决

cjy383554 · 发表于 2020-11-23 11:38:29

Double_Mocha 发表于 2020-10-21 12:21
正好最近碰到这个问题再补充一点吧
最近做从DC开始的项目，在DC里clock gating check的值最好设的大点， ...

nice!!

fangwang85 · 发表于 2020-11-24 16:31:41

学习了

Lotusy · 发表于 2022-4-20 14:44:11

TOM199295 发表于 2020-10-12 13:25
你想的太复杂了，其实简单讲，clock gating check 就是一种过约，是除了uncertaintly和setup 之外额外加在r ...

请问如果使用ICG单元后，添加约束set_clock_gating_check 是只约束setup吗？还是hold也需要呢？ margin应该设置成具体多少数值呢？

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