弱问cadence中电路如何画总线？

pengxie · 发表于 2017-4-6 15:38:52

学习~~~~~~~~~

华胥之国 · 发表于 2019-4-26 13:46:42

输出写成out<7:0>, 连线的时候标label

WjbElec · 发表于 2019-5-5 17:36:30

总线仿真时候怎么分开看，全部是一根线上

ltj1997 · 发表于 2020-6-4 15:02:12

chudong 发表于 2007-10-21 16:25
把Wire命名为out如果外面要分别连到8个不同的模块把外面的wire命名为：
out， out，out，out，out，out，o ...

左边的四个输入，右边有16个输入，请问给左边输入添加激励和右边添加负载的时候怎么画呢 ...

ltj1997 · 发表于 2020-6-4 15:03:33

ltj1997 发表于 2020-6-4 15:02

请问上面的那个图怎么给左边加激励，右边加负载呢？

核桃树 · 发表于 2022-3-17 14:51:40

感谢用到~~

sara9233 · 发表于 2022-5-24 17:21:12

借楼求助，如果一个模块输出为Y<3:0>，有5个一样的模块，模块的instance name谢伟I0<4：0>，这时候的Y输出怎么标注呢？Y<4：0>*<3：0>吗？原理图试了下，不行呢

NEOEDI · 发表于 2023-9-21 11:06:37

ltj1997 发表于 2020-6-4 15:02

你好，请问在symbol中如何画成总线的形式？

BernardUM · 发表于 2025-5-15 12:37:57

谢谢分享

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