PLL中小数分频器仿真问题

普雅花 · 发表于 2018-5-28 15:30:07

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各位路过的前辈们，现在我在实验室要研究PLL中的小数分频器部分。结构就是传统的结构——MMD+SDM（sigma-delta 调制器）。结构如下：

其中SDM是用verilog实现的。
现在我要仿真分频器的性能，但是不得方法。也不知道能不能单独仿真，一般的都是PLL整体仿真的。
希望前辈们能指点一二。

priestszpku · 发表于 2018-6-13 09:56:41

没有看到你的图，只能按照自己的理解说一下；

如果你说的分频器性能，指的是SDM，我会先搭建matlab模型，然后写code；matlab仿真直接显示SDM的性能；这样做的好处是，code写的有根据，可以和模型结果比对。

siyuan1204 · 发表于 2020-12-18 14:57:57

看看有没有图

jeffej · 发表于 2020-12-18 17:29:09

more circuit detail?

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