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[原创] siliconsmart提sram lib问题

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发表于 2018-5-20 11:44:03 | 显示全部楼层 |阅读模式

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问题描述:以下三个实验提取 参数 完全相同
1)  使用电路提取出来的cdl网表,提取成功

2)  使用calibre pex提取出来的dspf,  characterize stage过程出现Error

3)  与2)环境完全相同,仅改变 logic_low_threshold 0.1 -> 0.2, logic_high_threshold 0.9 ->0.8 成功

虽然成功了,但不知为什么。求大神解惑。
 楼主| 发表于 2018-5-20 11:58:37 | 显示全部楼层
不知是不是建库的人太少了,建库的资料比较少。 有个k库QQ群: 729352538 大家交流下
发表于 2022-10-21 00:12:49 | 显示全部楼层
确认是数字电路还是模拟电路。如果是数字电路应该可以理解,工作电压为0.1Vdd,电路工作在截止区。
发表于 2024-4-12 18:18:44 | 显示全部楼层
楼主我提交了入群申请,请问能通过一下吗,非常感谢
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