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[资料] RTL Modeling with SystemVerilog book example code

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发表于 2018-5-20 09:37:05 | 显示全部楼层 |阅读模式

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RTL Modeling with SystemVerilog For Simulation and Synthesis:
Using SystemVerilog for ASIC and FPGA Design>

by Stuart Sutherland
Paperback, 488 pages, $120 US retail price
Copyright 2017, Sutherland HDL, Inc., Tualatin, Oregon
ISBN: 978-1-5467-7634-5


只有找到book example

sv_rtl_synthesis_book_examples.zip (1.77 MB, 下载次数: 507 )


发表于 2018-5-20 18:43:03 | 显示全部楼层
下载了好多资料,但是都是只看一点点就不再翻了。。。
发表于 2018-5-29 14:37:47 | 显示全部楼层
Thanks for the example , Can we get the pdf copy of the book
发表于 2018-5-31 13:33:12 | 显示全部楼层
Thanks for the lab materials, where can we find the ebook on this topic
发表于 2018-6-4 12:57:31 | 显示全部楼层
多谢分享
发表于 2018-6-7 20:01:47 | 显示全部楼层
good thanks
发表于 2018-6-8 10:32:11 | 显示全部楼层
期待这本书早日在国内出影印版或靠谱的中文版。
发表于 2018-7-1 06:13:06 | 显示全部楼层
thnk you ,
book needed ,
发表于 2018-7-11 12:02:15 | 显示全部楼层
雖然沒有文件,但有example code更容易學習,謝謝無私的分享
发表于 2018-7-26 23:14:46 | 显示全部楼层
Thanks for your sharing/
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