怎么解决用普通IO做时钟输入带来的时钟不确定问题

499646091

由于硬件设计时将普通IO用作与DSP传输的EMIF总线的时钟输入，现输入时钟100MHz左右，EMIF读操作的过程为，FPGA监测到读使能后产生读FIFO使能，fifo的dout直接送至EMIF数据总线，测试发现DSP经常读不到传输的数据，或传输的数据有大量的误码，怎么约束该时钟或怎么修改传输方案才能保证在现有硬件条件下数据传输稳定。

xujin2002ji

普通IO用作时钟输入, 100MHz, 那你就下约束　１００ＭＨＺ啊，　dout 需要设置外部 ｄｅｌａｙ;　然后看看 满足要求吧。　　　最好改到带有ｂｕｆｇ的ｉｏ口。 最差也要有个ｉｂｕｆｇ
　　网上找来的例子：
　1: NET "pin_io_i" LOC = AD12 | TNM_NET = EMIF_clk;
   2: TIMESPEC TS_EMIF_clk = PERIOD "EMIF_clk" 10 ns HIGH 50 %;
   3: NET "pin_dout0" LOC = D10 | SLEW = FAST;
   4: NET "pin_dout0" OFFSET = OUT 8 ns BEFORE "EMIF_clk" HIGH;

zhangbinsniper

If you used common I/O of FPGA to work with 100MHz, I think it is OK for FPGA. But the PCB roue should be designed in details to ensure board timing performance.

expoed

回复 1# 499646091


那别送时钟去给FPGA了。设计异步并行总线，可以解决。干嘛给时钟呢？EMIF是源同步设计？

dogbear2245

我很赞成4楼的说法，我不相信你是用的同步的EMIF，既然是异步，为何一定要用这个不伦不类的100M时钟？另外，我猜测你这里的收不到数据和出现误码根本就不是时钟的问题，很有可能是EMIF配置和你的FPGA的并行总线接口逻辑设计没有匹配好。