用verilog实现32位RSA的加密算法，卡了好久了。

jk38038

刚开始学verilog一个礼拜，老师要求用verilog实现32位RSA的加密算法，我自己尝试编了一下，发现问题好多，不知道怎么改，有没有大佬帮着看一下代码，哪里需要改，主要就计算了一个求幂的运算，里面调用了一个除法求余的函数，代码如下：
module rsa(e,in,key,out);
input[31:0] e;
input[31:0] in;
input[31:0] key;
output[31:0]out;
reg [31:0] n;
integer i;

for (i=N;i>0;i=i--)
begin
n=(e[ i ] )? remainder(out*out*in,key):remainder(out*out,key);

out=n[31:0];

end
function [31:0] remainder;

input[31:0] a;   
input[31:0] b;  

reg[31:0] tempa;  

reg[31:0] tempb;  
reg[63:0] temp_a;  
reg[63:0] temp_b;  
  
integer i;
begin
  

    tempa <= a;  
    tempb <= b;  

    temp_a = {32'h00000000,tempa};  
    temp_b = {tempb,32'h00000000};   
    for(i = 0;i < 32;i = i + 1)  
        begin  
            temp_a = {temp_a[62:0],1'b0};  
            if(temp_a[63:32] >= tempb)  
                temp_a = temp_a - temp_b + 1'b1;  
            else  
                temp_a = temp_a;  
        end  
  
   
    remainder <= temp_a[63:32];  

end
  
endfunction


endmodule

主要报错有这两条:Error (10170): Verilog HDL syntax error at rsa.v(10) near text "for";  expecting "endmodule"
Error (10280): Verilog HDL Port Declaration error at rsa.v(12): cannot redeclare port "key" because it is already fully declared
改了半天都有问题，这个key重复定义的问题有没有人解释一下

gaurson

学了一个礼拜，看起来楼主还没有掌握HDL的意义，你这段代码一看就是搞软件的人写的，但HDL是硬件描述语言，需要和实际的硬件电路去对应的，你这个代码无法找到对应的电路结构，for循环不能这么写的，稍微转换一下头脑，有一个数字逻辑的思想才行，你再看看verilog的语法书。你这里问题确实有点多。

zcunsh

仔细看一下verilog语法吧

orlye

verilog里没有++或者--的。for循环里老老实实i=i-1'b1吧

jk38038

回复 4# orlye


   感谢赐教

jk38038

回复 2# gaurson


求赐教  for 循环要怎么写可以找到对应的电路结构呢

gaurson

回复 6# jk38038


   你可以了解一下for...generate的语法。