设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Book: Joseph Cavanagh-Verilog HDL Design Examples

123 / 3 页下一页

发新帖

楼主: sv39933993

[资料] Book: Joseph Cavanagh-Verilog HDL Design Examples

发表于 2018-5-15 21:33:58 | 显示全部楼层

多谢分享。。

回复支持反对

发表于 2018-5-15 22:07:58 | 显示全部楼层

谢谢分享

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2018-5-16 00:15:19 | 显示全部楼层

回复 1# sv39933993

感谢分享，呵呵。

回复支持反对

发表于 2018-5-16 21:35:37 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2018-5-17 11:52:17 | 显示全部楼层

thankyou.down

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2018-5-17 20:54:49 | 显示全部楼层

谢谢分享好书，感谢

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2018-5-19 01:38:25 | 显示全部楼层

thanks, even though the knowledge is obsolete

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2018-5-20 21:19:37 | 显示全部楼层

顶一个！！！！！

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2018-5-24 09:29:07 | 显示全部楼层

回复 10# cikulangsat

thanks for sharing

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2018-5-29 22:58:36 | 显示全部楼层

回复 10# cikulangsat

thanks for sharing

回复支持反对

123 / 3 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-17 06:48 , Processed in 0.027073 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表