哪位有用verilog语言和vera语言组成的testbench?

duke1982 · 发表于 2007-8-26 16:30:41

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HI:
本人对verilog较熟悉，刚开始学习vera语言；
深切体会到要学好一种语言，就要做过几个项目，在项目中积累经验。
但由于条件有限，这样的项目很难遇到。
各位仁兄，若经历过这样宝贵的项目锻练，能否把源码公开一下，以让大家共同提高。
（最好：电路模块是verilog写的，testbench的其它部分是vera语言写的。）
先谢过了。

zqzned · 发表于 2007-10-1 08:32:40

是很有用啊
我最近也要做了
希望能从中锻炼出来吧

幽谷寻风 · 发表于 2008-4-18 17:34:49

我也想看看！！

chihom · 发表于 2008-4-18 19:20:53

http://www.verificationcentral.com/More_on_the_book.html

這本書還可以 ...
不過說真的 vera 是一種過渡語言...你還是直接進入SV 吧

qqqq123 · 发表于 2008-10-18 09:59:31

同求哈,不错

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