PCI fifo问题

dragonyoo · 发表于 2003-8-5 16:55:44

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Jack:
xilinx文档里有没有对PCI fifo状态信号使用说明？
我读过你上次给我的xilinx文档，文档里只介绍了fifo的一般信号，没有介绍诸如empty和almost empty信号的使用。我想问一下你那里是否有关于这方面的说明文档？
有一个问题(master write)：譬如外面的数据共1M DWord,我的一次DMA传输长度也是也是1M DWord。PCI fifo大小为512*32，每次半满时可以申请总线。当我在传输过程中，由于桥芯片随机的disconnect，可能在剩余数据长度小于256时被中断。此时由于PCI fifo不会被写入数据，如果还是半满条件申请总线的话，那么小数量数据永远不可能被传送到计算机，我想此时判断条件应直接根据fifo是否为空来申请总线，这种想法是否正确？你有何建议？

jackzhang · 发表于 2003-8-5 17:29:55

你说的很正确，也可以采用你想的那种方法，缺点可能会经常REQ，而且每次传输的数据较小，降低了总线的效率。
我之所以用半满控制是因为我们的应用于数据一直传送的场合，控制停止后不在乎剩于的数据。
如果传送速率不高就按你的方法作吧。
但是如果按照半满传送的话，可以做一下修改，即启动DMA可以用两种方式一起用，1.半满控制 2.发完数据后直接发启动dma信号和fifo非空信号一起控制
以上只是一点建议,可能有不对的,自己试验吧.
关于fifo的描述，可以用xilinx core generator 生成一个有这些信号的fifo，然后看一下datasheet就会明白了

dragonyoo · 发表于 2003-8-5 21:39:03

thanks

a7239tony · 发表于 2003-8-16 23:54:20

我得看些書了

z1222499 · 发表于 2003-9-2 13:51:43

问

CI Slave模式下Burst读操作如何实现?

jackzhang · 发表于 2003-9-2 21:16:05

如果在pc中，很难实现。

yn800323 · 发表于 2003-10-31 11:46:45

"我之所以用半满控制是因为我们的应用于数据一直传送的场合，控制停止后不在乎剩于的数据"
这句话是什么意思，讲讲啊？？
为什么数据一直传送的情况就不用在乎中断后fifo中剩余的数据？？？
谢谢

beach · 发表于 2003-11-1 06:10:59

you guys are completely WRONG!
(1) INT service is different from bus REQ!!!
(2) INT should be controlled by a pure register which is set by state machine or CPU. FULL/EMPTY and other status register can be read by PCI master to interpret FIFO conidition.
(3) for a stat machine operation INT can be set when some status is meet or use timer to periodically set INT. or for mix design. INT can be set by half-full and reset by PCI master. meanwhile timer is active for periodically set INT again if disconect happen. when master finish INT service also reset/disable the timer. so timer here is work like watch-dog to guarantee the reset data in FIFO will be read out.