设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › virtuoso尝试编辑veriloga模型报错
返回列表 发新帖
查看: 2334|回复: 1

[求助] virtuoso尝试编辑veriloga模型报错

[复制链接]
lox010
发表于 2018-5-7 19:49:11 | 显示全部楼层 |阅读模式
50资产
QQ截图20180507204403.png
在veriloga编辑器里编辑完成后，在保存生成instance时产生了这种错误，code是书上的例子，尝试了很多办法都没能解决，求大佬解答。
回复

举报

122013137
发表于 2018-5-7 21:01:35 | 显示全部楼层
保存生成instance
EETOP创芯人才网简历投递入口
回复

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-25 14:08 , Processed in 0.016179 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表