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[求助] 异步fifo,timing check

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发表于 2018-4-21 15:33:33 | 显示全部楼层 |阅读模式

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as.JPG

register搭建的异步fifo,判断读空:

写地址转换成gray码之后,在读时钟域double sync同步,如果判断为非空了,那开始读数据,读出的数据用read_clk采,这时需要考虑register输出到read_clktiming吗?

如果register输出和写时钟域的gray码之间skew很大,是否有可能register输出到read_clk会有timing violation

Sdc有办法约束wr_grayregister输出之间的skew吗?


发表于 2018-4-21 16:56:29 | 显示全部楼层
1. 使用xilinx xdc 的 datapath only
2. Important changes in Quartus II 15.0
New constraint set_max_skew added
New constraint set_net_delay added
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