FPGA-CPLD数字电路设计经验

mwcrystal · 发表于 2007-7-9 09:14:59

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对一个初学者是很有用的

FPGA/CPLD数字电路设计经验分享摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。
关键词：FPGA 数字电路时序时延路径建立时间保持时间

[ 本帖最后由 mwcrystal 于 2007-7-9 09:20 编辑 ]

易鼎 · 发表于 2007-7-13 18:51:26

可惜，下不下来，楼主能介绍具体一点吗？谢谢

易鼎 · 发表于 2007-7-14 11:39:13

谢谢！下重了，希望管理员把相同的附件都合并一下

wwqqmm · 发表于 2007-7-15 07:52:22

楼主能介绍具体一点吗？

casejob · 发表于 2024-11-16 22:04:28

thanks

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