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查看: 2287|回复: 3

[求助] Verilog assign赋值求助

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发表于 2018-3-11 13:00:21 | 显示全部楼层 |阅读模式

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《Verilog HDL入门》
巴斯克 夏宇闻 甘伟 翻译这本书 第十一章 验证  
这个例子里面为什么tPHASE_DEL这个值要<tON 和tOFF,不太能理解,请帮忙解答一下,谢谢!
`timescale 1ns/1ps
module clk_gen;
  reg master_clock;
  wire slave_clock;
  parameter tON = 2, tOFF=3, tPHASE_DELAY=1 ;
  always begin
   #tON master_clock = 0;
   #tOFF master_clock = 1;
  end  
  assign #tPHASE_DELAY  slave_clock = master_clock;
endmodule
发表于 2018-3-12 08:44:33 | 显示全部楼层
回复 1# wangchlin05

就是有点skew吧,应该0.1也可以
 楼主| 发表于 2018-3-15 09:16:48 | 显示全部楼层
回复 2# sdlyyuxi

不太理解的是大于那两个值slave_clk就没有输出了,为什么?
发表于 2018-3-16 20:34:40 | 显示全部楼层
回复 1# wangchlin05


   你把那几个延迟和赋值分开书写后,就可以看出来为什么了。
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