DC的analyze指令吐出来的a.syn和a.pvl文件具体是什么那?

Kiss_Rose

用analyze吃verilog源文件之后，
可以看到当前目录下面会自动建一个WORK目录，
WORK中存放的是*.mr, *.syn, *.pvl文件（当然*肯定是你指定的module name）。
为了更好的理解analyze指令，所以想要知道*.syn, *.pvl具体是什么？有没有办法打开看？或者有文档介绍吗？
目前查到的文档都只是说他们是intermediate files/designs（来自DC user guide和Presto verilog user guide）。
看上去DC不想让我们知道是什么。

Kiss_Rose

顶一下，看有没有同学给点建议