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想请教大家一个问题,下面的两个逻辑应该是等价的,但是考虑到逻辑1用了一个5bit的比较器,担心在面积、功耗和timing上都有问题,想知道这样的逻辑在DC的时候会被“智能”的优化成类似逻辑2的表达么?
会不会说在DC的时候timing非常松,这条路径不会变成关键路径,就不会被优化了?
逻辑1:assign a = b & (C[11:7] < 5'b1110_0)
逻辑2:assign a = b & !( &c[11:9] );
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