[求助]Vivado 下如何设置set input delay max和min

tigerx_bit

输入时钟是625MHz，数据是LVDS DDR，
在Vivado的约束文件中set input delay的max和min应该设置为多少？


所用芯片为ZYNQ7045 -2。根据手册上说明该芯片的ISERDES的指标是setup/hold为0.12/0.12ns。
在我这个系统中625MHz下，周期为1.6ns，因此建立和保持时间应该比这个值宽裕不少。


下面是我写的约束，但是布线完成后不对，实际效果也不好，请指正，谢谢。


set_input_delay -clock [get_clocks adc_top_inst/ev160_inst/ev160_datastream_dmux8_inst/clk_insta/inst/CLK_IN1] -clock_fall -min -add_delay 0.920 [get_ports {ev160_adc_pah_dn}]
set_input_delay -clock [get_clocks adc_top_inst/ev160_inst/ev160_datastream_dmux8_inst/clk_insta/inst/CLK_IN1] -clock_fall -max -add_delay 2.28 [get_ports {ev160_adc_pah_dn}]
set_input_delay -clock [get_clocks adc_top_inst/ev160_inst/ev160_datastream_dmux8_inst/clk_insta/inst/CLK_IN1] -min -add_delay 0.920 [get_ports {ev160_adc_pah_dn}]
set_input_delay -clock [get_clocks adc_top_inst/ev160_inst/ev160_datastream_dmux8_inst/clk_insta/inst/CLK_IN1] -max -add_delay 2.28 [get_ports {ev160_adc_pah_dn}]