同样的verilog代码在modelsim10.4和vcs2016中仿真结果不一样

cattutu · 发表于 2018-3-10 14:01:15

不会有什么不同还是你信号产生的有问题

cattutu · 发表于 2018-3-10 14:02:31

你delta_odd和delta_even是怎么产生的？

谁枫而飘 · 发表于 2018-3-10 17:29:15

byte_clk是什么时钟？是全局时钟吗？驱动能力够不够？

james_guo · 发表于 2020-11-14 14:43:01

我在写tb的时候将@(posedge clk) 改写成 @(posedge clk);#1;也能解决modelsim和vcs仿真不一致的问题。

kka · 发表于 2020-11-14 20:40:27

不同的tool跑出simulation結果可能會不同...
所以建議在always block 當中加入 #1 這樣可以模擬delay
這樣就不會發生抓錯的現象..

wwzh0729 · 发表于 2020-12-20 10:34:47

刚好也跑前仿跑出一个奇怪的现象，modelsim和VCS是一个结果，ncverilog又是第二个结果，debug后发现是应为代码中数据位宽没有补全导致的。例如对一个128bit位宽的变量赋值，reg [127:0] A='h123456789abcdef00fedcba987654321，右边的数据没有把位宽写出来，VCS和modelsim会自动将128bit数据赋值给A，但ncverilog似乎默认省略不写位宽就是低32bit有效，赋值后A的值是87654321，高位全部截掉了。

不知名的wei · 发表于 2022-4-2 16:28:41

楼主解决了吗我也遇到了类似的问题

[求助] 同样的verilog代码在modelsim10.4和vcs2016中仿真结果不一样

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