数字modelsim后仿，所有信号都通不过标准单元

13804576693 · 发表于 2018-1-20 18:13:31

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如题，不知道原因……有遇到过相同问题的大神么，上个图

用了drc和lvs通过后的encounter导出的sdf文件和encounter导出的网表.v和标准单元的.v文件，我查看了信号，进到标准单元的net还有信号，出了标准单元信号就没了……
小弟实在困惑，不知什么问题，感觉像是标准单元不被识别一样，但是modelsim没报错误，请大神帮忙看看啊

13804576693 · 发表于 2018-1-20 21:13:54

顶顶顶一下

13804576693 · 发表于 2018-1-21 09:52:26

大神大神帮忙看看吧

gaurson · 发表于 2018-1-21 15:50:11

所有的输入信号是否都有确认的电平？再检查一下各种报告里面是否有提示这个IP没有使用生效？

13804576693 · 发表于 2018-1-21 17:26:59

回复 4# gaurson
感谢帮助先！
是的，包括加的时钟信号激励，进到分频器之前还有波形，到了分频器中的标准单元就有进无出了……

从modelsim看没有提示类似的信息，只有六个个别单元没有Q端口的警告……

我明天再仔细看一下，不知道论坛有没有人碰到过类似问题

13804576693 · 发表于 2018-1-22 15:29:09

已解决，根本问题在没加timescale 这句话，之前用suppress把警告屏蔽了，之后tb文件中所有的时间单位都是按照ps来算的，而我设计中所有的单位是按照ns来给的，整个时序都快乐1000倍，因此就出了没有输出的问题。

所以建议如果有scaletime的警告还是最好老实加上这个语句。。。。。。

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