求各位大神此错误怎么回事？

苍天有井自来空 · 发表于 2018-1-15 15:55:00

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本帖最后由苍天有井自来空于 2018-1-15 15:57 编辑

在UVM平台验证verilog代码
出现如下错误：
Error-[SE] Syntax error
  Following verilog source has syntax error :
  "SynFifo.v", 1: token is '\037777777702'
  module\037777777702\037777777640SynFifo(clk,rst_n,buf_in,buf_out,wr_en,rd_en,buf_empty,buf_full,fifo_cnt);\037777777702\037777777640\037777777702\037777777640

churchmice · 发表于 2018-1-15 15:56:53

我看你的问题还要付1个资产，我是有病对吧？

苍天有井自来空 · 发表于 2018-1-15 15:57:57

回复 2# churchmice

失误失误。。。。那个没点掉

idealm · 发表于 2018-1-15 17:52:43

你module后面跟那一堆是啥玩意啊？

苍天有井自来空 · 发表于 2018-1-16 13:13:27

已解决。。。编译的问题

郑伟 · 发表于 2021-11-23 14:09:42

楼主，我也遇到了一样的问题，完全不知道哪错了

saipolo · 发表于 2021-11-23 23:45:07

一般可能是有中文字符，特别是中文的分号，逗号。windows下ctrl+v工程师到linux下粘贴代码。。

Bil_LL · 发表于 2022-4-26 16:55:09

苍天有井自来空发表于 2018-1-16 13:13
已解决。。。编译的问题

你好请问具体是什么问题

功夫熊猫 · 发表于 2022-4-30 11:58:53

围观下

591190781 · 发表于 2022-10-7 17:19:56

苍天有井自来空发表于 2018-1-16 13:13
已解决。。。编译的问题

咋解决的啊，我也一直报这个

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