做工程，直播错误，共性错误，欢迎大家给指导。

qiurijian

FPGA很繁琐，RTL过了，综合未必过，综合过了，实现未必过，实现过了，bit未必能生成，bit生成，write bit 未必能成功。
我现在的问题是write bit无法成功，即无法烧写成功。

为什么无法成功，ltx文件有问题，解决方案如下：
解决方案   
This error is seen when there is a mismatch between a .bit file and .ltx file.
Sometimes changes made in the ILA are not reflected in the .ltx file, causing a mismatch between the .ltx and .bit file.
To work around the issue, please do the following:

• Open the synthesized design.
• Use the following Tcl command:

write_debug_probes -force filename.ltx
Use the new .ltx file when programing the board.

但是我在tcl输入后又有问题。
netlist design是什么东西，vivado中没有听说过这个东西。
大家帮忙看看吧。

殷工

你烧错 ltx文件了吧

qiurijian

错误改正试出来了。
打开综合design就可以了。
关于ltx文件，我觉得是，我没具体查看，问题就是上面我贴的英文，给的解决方案，是正确的。

通过我的实践,认识如下：

1 为什么会出现这个问题：修改工程，各种编辑，然后综合实现，但是原先的ltx没有跟着更新，结果新旧产生矛盾冲突。
2. ILA是跟ltx文件有关的。
3.解决方法，打开综合design，提示过期一定要reload，tcl框中输入write_debug_probes -force filename.ltx
   ltx文件名随意，英文就行，注意输入这条命令回车之后，会提示你产生的ltx文件放在了哪个目录，之后烧写程序时，会烧写两个文件，ltx文件还有bit文件，ltx文件选择刚生成的ltx文件就可以了。