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[讨论] IUS8 spectreverilog 仿真编译出错

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ahwangml
发表于 2018-1-12 15:26:53 | 显示全部楼层 |阅读模式

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IUS8  spectreverilog 仿真编译出错，说verilog编译这个出错，  parameter signed 【10：0】a = 11‘b10001111111
我把signed去掉，就不会报错，请高手指教，这个语法是没有问题的，在dc中都能通过。是ius版本低还是什么原因？
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