有关ESD的三个问题，欢迎讨论

osiergarland

三个都是关于ESD的问题，发在一个帖子里吧。1.最近看到某个芯片ESD测试结果时发现，GND=0V,VDD从500V往上加电压测试ESD性能，都可以通过6kV,然而，VDD=0V,GND=-500V,-1000V往下加压测试，基本都在-3500V的样子。按照我自己想法，两种方法只是加压参考地的不同，本质应该是一样的。应该跟用基尔霍夫定律计算时随便取参考地，结果不会有差异一个道理。有对这个有研究或者清楚ESD测试的，欢迎指点。
2.对于GRNMOS,(或者叫GCNMOS)结构的ESD，既然GATE对地加电阻产生的RC，好处之一是使得ESD的管子能够均匀导通，那还有必要将Drain的接触与对poly的间距拉开吗？如果没必要将会节省一些面积。
3.第二个问题中提到的结构，为什么能够降低snap back的触发电压呢，因为开始是走的沟道电流，是怎么影响到寄生BJT使其在更低电压下就能导通呢。
欢迎各路大神指点讨论。

jamesccp

感觉这些问题都可以通过看一本ESD原理的书得到解决

reptilian99

Interesting

lpf025

Interesting

osiergarland

帖子看起来凉了。。。
最近找了些相关资料看了看，找到些东西分享下，顺便还有新的疑问，有知道答案的大神麻烦提点一下。
第一个问题还没找到答案。
第二个问题的答案是，即使是GCNMOS结构，Drain的接触与对poly的间距拉开一定的范围对ESD还是有提升的，主要表现在提高了snap back曲线的It2(热击穿的电流)。具体原因是contact靠近diffusion的边缘会使Drain junction产生的热传递到孔的位置，造成更低的失效电压。但是，在一定程度上再继续增加间距产生的电阻反而会降低LNPN的性能，这时候雪崩击穿不是发生在diffusion边缘，而是直接发生在contact底部，BJT不会触发导通，使contact和p_sub直接穿透破坏。降低ESD水平。
第三个问题，GGNMOS的触发要靠反向PN的漏电流与雪崩倍乘因子相乘得到衬底电流，而GCNMOS导通的沟道电流类似启动电路，代替了原来的很小的漏电流，使得同样的倍乘因子下得到更大的衬底电流，LNPN更早的导通，表现为snap back点的降低。
新的疑问：
1.两级ESD结构之间的隔离电阻，可以选用diffusion或者poly-silicon电阻，前者是想利用该电阻的饱和工作区，后者又有什么优点呢，为什么要一定要选poly-silicon而不是high poly？

fei_SH

这个帖子有技术含量的，可惜沉了。这个帖子应该放到ESD区域应该会回答的人多一些。
问题一，纯粹看ESD电流，两个测试是一样的。不过，VDD打正，和GND打负，看到的寄生结构是不一样的，内部电路的状态和导通开启也是不一样的。通常GND打负多多一些寄生结构，内部很多电路也会异常导通，经常出现提前失效。

对于新加的问题，选High poly通常要加mask，选diffusion电阻需要额外注意latchup的防护。所以选gate poly最简单实用。

芯片小兵

再顶一波，最近也遇到相同问题，困扰……

SMU001

含金量很高的帖子

csz1287664871

GND为负，可能其他寄生结构开启里，或者有其他薄弱的通路存在，需要计算和排查

semico_ljj

ESD Layout