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楼主: gougoudragon

异步FIFO的Verilog程序及其测试程序

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发表于 2008-1-19 20:17:17 | 显示全部楼层
收钱不???
发表于 2008-3-5 09:24:19 | 显示全部楼层
看了一下程序,请教一个地址的同步问题,需要采用下沿去同步吗?看过的其他的程序都是上沿采的,下面是你的程序
module write_synchronizer(write_synch,write_to_FIFO,clock,reset);
    output  write_synch;
    input   write_to_FIFO;
    input   clock,reset;
    reg     meta_synch,write_synch;
   
    always @(negedge clock)
     if(reset==1)begin
         meta_synch<=0;
         write_synch<=0;
     end
     else begin
         meta_synch<=write_to_FIFO;
         write_synch<=write_synch?0:meta_synch;
     end
endmodule
下面是sunburst资料上的
module sync_w2r #(parameter ADDRSIZE = 4)
(output reg [ADDRSIZE:0] rq2_wptr,
input [ADDRSIZE:0] wptr,
input rclk, rrst_n);
reg [ADDRSIZE:0] rq1_wptr;
always @(posedge rclk or negedge rrst_n)
if (!rrst_n) {rq2_wptr,rq1_wptr} <= 0;
else {rq2_wptr,rq1_wptr} <= {rq1_wptr,wptr};
endmodule
发表于 2008-3-5 10:58:42 | 显示全部楼层
很好,找好长时间了
发表于 2008-3-5 14:39:48 | 显示全部楼层
看看在说
发表于 2008-3-10 08:40:16 | 显示全部楼层
感谢大侠无私奉献!
发表于 2008-3-10 14:35:05 | 显示全部楼层
好东西!
发表于 2008-3-11 13:49:56 | 显示全部楼层
正在学习中....
强力支持!!!
发表于 2008-3-12 10:46:54 | 显示全部楼层
THX!~~~~~~~~~~~~~~~~~
发表于 2008-3-13 14:06:40 | 显示全部楼层
谢谢楼主
正在研究
发表于 2008-4-16 11:08:09 | 显示全部楼层
谢谢楼主!
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