cadence中verilog生成symbol时多位输出的pin

wangbowen1995 · 发表于 2017-12-15 19:21:40

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本帖最后由 wangbowen1995 于 2017-12-15 19:49 编辑

比如out[7:0],如果各位需要接不同的负载，如何在symbol里生成8个pin，每个pin对应输出中的一位？谢谢！

rvisk · 发表于 2017-12-15 19:27:15

木有看懂你说什么？

wangbowen1995 · 发表于 2017-12-15 19:49:17

就是比如输出为
output out[7:0];
对于这个八位的out能否生成8个pin

azkandf · 发表于 2017-12-22 15:58:47

Can't understand what you said, but if you want to connect parts of out[7:0], just try bit-select operation (out[5], out3:0)

wangbowen1995 · 发表于 2017-12-25 17:03:21

回复 4# azkandf
就是您说的这个意思，请问位选择应该怎么操作？非常感谢。

xxliang · 发表于 2021-3-16 16:07:50

楼主解决了吗？

lyyyy · 发表于 2021-11-23 22:56:14

请问一下 verilog生成的多位pin脚连接时要使用什么线，是不是比普通的线粗一点，那种线在哪里找。

端端 · 发表于 2024-9-20 11:24:00

楼主解决了吗？

404_not_found · 发表于 2024-9-27 11:28:52

8bit粗线out<7:0>拉出来，再细线拉出来out<7>...

BewhY · 发表于 2024-10-22 12:44:26

请问楼主怎么解决的

[求助] cadence中verilog生成symbol时多位输出的pin