cadence中数字版图过lvs出错

电子新手是也 · 发表于 2017-12-14 21:00:18

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各位大神：我用synopsys综合出来了一个数字版图，但是过lvs的时候出错，报错说原理图中的tapfiller 版图中找不到，但是我版图中是有tapfiller的。我用的工艺是smic的。大家有没有遇得到过类似的问题，谢谢各位的帮助了。

电子新手是也 · 发表于 2017-12-14 21:01:22

关于衬底电平，std中有VNW和VPW，我把他们改成VDD和VSS了。这个会有什么问题么？

iamthelaw · 发表于 2017-12-14 22:53:14

没做过smic的，但你可以试试导出网表的时候都不导filler单元。
一般是因为filler内部没有电路所以官方不会给对应的subckt，这样就在网表顶层多出了很多空模块，而你的版图并没有东西与之对应

18345175021 · 发表于 2017-12-15 09:49:56

还是要存出filler的，因为LVS也会检查是否有没有供电的cell。
你版图中加了filler但是没有对应的gds,可以检查一下set_write_stream_options里面有没有加 -outputfilling std_filler选项
另外不必改电平，直接用*CONNECT语句指定连接关系就好

nilaomu · 发表于 2017-12-19 09:51:51

学习了

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