纯组合逻辑，仿真的结果与实际不符

mysoul

回复 8# y23angchen

老哥，tck不是时钟，只是一个脉冲信号，一个周期内最多只有两个，也有可能没有。由于持续时间很短，远远低于一个时钟周期，所以没办法用时钟去检测，所以我把它放到了always中，采用沿触发

mysoul

回复 6# sdlyyuxi

用RTL级code放到cadence中仿真的

mysoul

回复 10# gaurson

这里由于是和模拟电路进行级联，所以按照要求，只能考虑组合逻辑。这种写法实现组合逻辑，确实会有一些问题，暂时还没想明白

mysoul

回复 6# sdlyyuxi

还没有进行DC综合

mysoul

回复 9# 谁枫而飘
建议仔细看清楚，因为我本意就不是做一个时序电路。而且tck也不是时钟

mysoul

回复 8# y23angchen


    至于你说的组合逻辑没有else的，cadence中仿真的RTL code是加了的，加了和没加现象一样，好像不是这个地方导致的

mysoul

回复 10# gaurson
你说的有一点，我很认同，根据底层电路的结构来写代码，不过这个底层的结构该如何把握呢？拿到一个设计，知道该设计需要完成的功能和技术指标，应该如何知道底层电路的结构，这个方面我一直很困惑。
我目前的做法都是这样，将打的功能划分为几个小的模块，每个模块完成一部分的功能。我对每个模块的底层结构就不太清楚了，一波把他看成一个黑匣子，然后用Verilog实现功能之后，就直接看综合结果，综合出来是什么，我可能就认为是什么。
希望您可要提出一些建议，或者推荐一些图书，谢谢

谁枫而飘

回复 15# mysoul
  软件会管你到底是不是时钟吗？你都这样用了，就当做时钟了

kasuo

always不加begin和end编译时怎么通过的？

y23angchen

回复 15# mysoul


   还是回去再想想你写的这个会综合出来什么电路。
   电路不是随便意淫的。
   你写了always @(posedge tck or negedge rstn)
                if(~rstn)
                       xxxxxx
                else
                       xxxxxxx
    那这里就应该会综合出来一个DFF， tck 会接在DFF 的CK端。rstn 会接在DFF的 CLR/SET端。

    而不是你认为tck不是时钟，综合工具就认为它不是时钟的。

    而且组合逻辑哪里来的什么沿触发？   组合逻辑就是and or  xor 之类的。

    如果实在不会，就先看看靠谱的代码怎么写的。
    作为工程师，要对写的代码负责的。