【求助】 Cadence里面怎么把schematic导出为Verilog结构级网表？

1261015620 · 发表于 2017-11-3 18:48:52

Cadence里面怎么把schematic导出为verilog结构级网表？
有没有详细的教程可以用？

ericking0 · 发表于 2017-11-4 16:01:16

你是打算直接用schematic来产生行为级的代码吗？
这个只有等AI成熟以后了

liushaohua116 · 发表于 2017-11-4 20:05:57

提供一个思路，可以用schematic model generator，不过貌似还是要自己搭模型，cadence里有PLL，ADC的例程

1261015620 · 发表于 2017-11-4 20:20:58

回复 2# ericking0

我说了是结构级的网表。就是表示各个单元是如何连接的那种。

qq1656313299 · 发表于 2022-1-12 10:33:54

请问这个问题解决了吗？？我现在同样不会了

happylure · 发表于 2022-1-18 16:07:11

spectreverilog

studyfriendship · 发表于 2023-6-28 10:07:03

https://www.renrendoc.com/paper/ ... QppmL3GN@Z2lClv9aFo 找到一篇文档，还没空测试，有空小伙伴可以去测试一下，记得回来讨论一下心得。

enjoy545352 · 发表于 2023-8-23 16:41:14

studyfriendship 发表于 2023-6-28 10:07
https://www.renrendoc.com/paper/206000639.html?aggId=fIWGQppmL3GN@Z2lClv9aFo 找到一篇文档，还没空测 ...

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