FPGA验证时序问题

zjl840928

一颗典型的SOC芯片进行FPGA验证，问题总结描述如下：在ucf文件中：
NET "GPIO0_PAD"
... ...
//指定引脚
NET "GPIO1_PAD"
... ...

.
.
NET "GPIO0_PAD"     PULLUP      ;
NET "GPIO1_PAD"     PULLUP      ;
.
.
NET "Clk48MIN" TNM_NET = "Clk48MIN";
TIMESPEC "TS_Clk48MIN" = PERIOD "Clk48MIN" 20.833 ns HIGH 50.00%;

.
.
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ucf文件仅指定了引脚和约束了时钟，因本设计芯片内部时钟较多，包括不同的时钟源和不同的时钟频率。

问题：
只要代码有小幅改动（对设计毫无影响），就会导致生成的bit文件（mcs文件）不能在FPGA环境上正常运行，
大概是什么原因？
是否有特别的warning需要注意？
除了时钟外是否需要其他约束？

zjl840928

之前也做过FPGA验证，但是时钟单一，所以只要对时钟进行简单的约束，验证起来就没有问题；
所以猜测这次FPGA验证总是出现问题应该和多时钟方案有关，但是不知如何处理。