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查看: 2697|回复: 4

[求助] Verilog原语都只有一个输出吗？

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哈哈1234
发表于 2017-10-20 21:38:52 | 显示全部楼层 |阅读模式

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求助大佬，谢谢
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heningbo
发表于 2017-10-20 23:00:27 | 显示全部楼层
没看懂是什么意思
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江山无限辉
发表于 2017-10-21 14:25:12 | 显示全部楼层
不明白要表达什么意思
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745579593
发表于 2017-10-24 14:12:05 | 显示全部楼层
vhdl的两个吗
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yhmwjmm
发表于 2017-11-6 20:38:53 | 显示全部楼层
不知道在问啥呀
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