ways to eliminate timing violation

xiaoyisimonguo

in running DC, there are a few paths like thisFTC_29/Z (or02d2)                                      0.17       0.50 r
  DFTC_89/ZN (invbd7)                                     0.07       0.57 f
  DFTC_90/ZN (invbdk)                                     0.27       0.85 r
  sdram_DQ_iopad_6/PAD (pc3b05)                           3.34       4.19 r
  sd_DQ[6] (inout)                                        0.16       4.35 r
  data arrival time                                                  4.35


clock SD_DDR_CLK (fall edge)                            3.75       3.75
  clock network delay (ideal)                             0.00       3.75
  output external delay                                  -0.75       3.00
  data required time                                                 3.00
  --------------------------------------------------------------------------
  data required time                                                 3.00
  data arrival time                                                 -4.35
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                  -1.35


I did run a few times of
compile -incremental_mapping


And I noticed that each time it did fix something, for the run before reporting the path end with sd_DQ[0]


why DC could not fix all the similar violations?

xiaoyisimonguo

回复 1# xiaoyisimonguo
we don't have any ways to fix the timing violations in Design Compiler?
please help

richardxingxing

这是IO的Delay，你要首先看下你的Fanout和load设置的合不合理，要是太大的话IO的Delay势必很大