uvm例程中的问题求解

chenfengrugao · 发表于 2017-9-15 12:25:20

回复 9# zzj0329

分析的对！我没看仔细。

另外，uvm是支持for循环留空的。如下的代码，仿真正常。
Image 3.png

dreamore · 发表于 2017-9-15 13:09:22

回复 10# chenfengrugao

是需要在您最开始发的那么链接里面的 systemverilog.vim里面增加么，还是我原来的这个文件就可以，我写上去了肿么木有效果嘞 ~

dreamore · 发表于 2017-9-15 13:10:36

回复 9# zzj0329

好厉害！佩胡佩胡感谢您的讲解~

dreamore · 发表于 2017-9-15 13:14:57

回复 11# chenfengrugao

还有个尴尬的问题我的背景色明明设置的黑色可是木成功，还是白色。

dreamore · 发表于 2017-9-15 13:31:14

回复 11# chenfengrugao

根据链接那么帖子的systemverilog.vim ，替换掉我原来的uvm部分的可以显示咯。我自己的直接加上不行应该是没有设定相关关键字的原因吧

shuitian · 发表于 2017-9-17 19:29:53

楼主好人

xdhuch · 发表于 2017-10-10 20:05:53

。。路过瞅一眼

[求助] uvm例程中的问题求解