Synplify综合问题

mrqingfeng · 发表于 2003-7-20 23:02:59

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[这个贴子最后由mrqingfeng在 2003/07/20 11:04pm 第 1 次编辑]

我用Synplify 7.0综合一VHDL时，当用Lattice片子时，综合一切正常，为什么在选用Altera的时候会出现：
Net cao1 appears to be a clock source which was not identified .assuming default from frequency. 的警告
cao1是供下级使用的分频信号。

jackzhang · 发表于 2003-7-20 23:06:23

是不是没有在约束里没有定义时钟频率?
只是猜想,通常情况应该只有在P&R时才用约束.

CliffZhang · 发表于 2003-9-1 19:50:40

和芯片的特性有关吧？
没有代码我也不知道了

lizhen7799 · 发表于 2003-9-2 10:33:10

约束怎么设啊！！如果只是在P&R中选约束的选项是不是很有限制啊！！但是具体的做法也不是很清楚，我觉得自己设计的代码很重要，请各位能不能谈谈一下自己的的

z1222499 · 发表于 2003-9-2 13:25:27

不同厂家的芯片不一样吧!

z1222499 · 发表于 2003-9-2 13:26:48

和你的代码的设计风格也有关系啊

melon · 发表于 2007-3-15 15:53:44

楼主代码设计风格确实与众不同阿，呵呵

HJX2345 · 发表于 2007-11-14 19:07:34

有知道怎么解决的不，我在人用的时候也出现这个问题，p&R就报错了，郁闷了一天了，谁能帮个忙支一声。多谢了

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