请教create_generated_clock的问题

edmilson28 · 发表于 2017-8-17 17:08:52

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找不到设计中需要分频的端口咋办
767:Error: Value for list 'source_objects' must have 1 elements. (CMD-036)
766:Warning: Can't find object 'dig/inst_clock_reset_core/o_clk_8mhz' in design 'dig'. (UID-95)
GUI似乎显示全部被打平了

create_generated_clock -name o_clk_8mhz -source i_clk_16_mhz -divide_by 2 [get_pins dig/inst_clock_reset_core/o_clk_8mhz]

杰克淡定 · 发表于 2017-8-17 17:45:17

RTL里把时钟定义点直接调用buffer并set_dont_touch。DC和ICC之后这个点一直保留，就不会出现你上面的尴尬了

sdlyyuxi · 发表于 2017-8-18 06:48:38

回复 1# edmilson28

不知道是不是计数器分频，如果是，那你指到计数reg的leaf CK pin就可以了。看你get_pin的格式，看着像是module pin，这样不好，如果cts阶段有inv，那这样会有问题吧
. 楼上说的对，clock gen用到的一些cell（gater, 一些reg）直接例化并donttouch会比较好。

edmilson28 · 发表于 2017-8-18 09:31:04

回复 2# 杰克淡定

恩恩，谢谢。RTL目前不允许改动

edmilson28 · 发表于 2017-8-18 09:31:45

回复 3# sdlyyuxi

谢谢啦
内部是计数器没错，可要求不能改。只能当module来看。。。

Ronaldomhs · 发表于 2017-8-18 17:15:48

时钟定义在hier pin 上不好

axlrose2138 · 发表于 2021-11-15 06:12:21

如果不能动RTL, 只能把这些语句加到PNR的sdc里面, 因为这个时候已经syn已经例化了所有cell, 但是还是推荐2, 3楼做法

thjan65 · 发表于 2021-11-16 20:22:28

直接修改netlist, 在原定義為 clock的後方插入clock buffer. 然後修改sdc, 將clock 指到clock buffer輸出.

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