关于Power Clamp Cell和Pad cell的问题求助

大爷比利亚

使用tsmcN65工艺，在流片的时候用错了PAD和Clamp Cell（Library是tpan65gpgv2od3）我设计的电路用的是3.3V的管子，PAD和Clamp Cell用的是for core voltage的（1V），当时仿真也没有报错
测试的时候发现芯片漏电，电源电压没办法加到3.3V，才检查出这个问题。



Clamp Cell的电路图如下：


我的问题如下：
①Clamp Cell里有个源漏直接接VSS和VDD的1V的管子nch_hvt，沟长是130n。我对它单独仿真，漏源电压VDS大于5,6V，Cadence都不会报错，只有栅源电压大于6V，才会有个warning：
WARNING（CMI-2375）：M0：Vgs has exceeded the oxide breakdown voltage of ‘vbox’ = 6V。
感觉有点颠覆我的认知，难道1V的管子能够承受5,6V的电压吗？
我看datasheet上的DC operating bias conditons说的是：|Vgs|:0-1.2Vdd, |Vds|:0-1.2Vdd,|Vbs|:0-1.2Vdd


②VDS大于一定的值，就会发生punch through的吧？。我测试的时候是电源电压＞2.8V时，漏电明显增加，而且时间越久，漏电越多，感觉已经不是雪崩击穿，是热击穿了。断电之后再上一个低于2.8V的电压，漏电明显就比之前大多了。


③为什么仿真仿不出来这个问题？？ 难道是因为仿真时间太短了？ 一般仿瞬态也就仿个几十us，好像最多也只能仿10+ms


谢谢大神解答

lihaiqi208

栅氧上加了overstress的电压，会有电子不断破坏栅氧完整性，此时看到阈值的偏移或较小漏电，可以称之为软伤，随着时间积累，出现较大的漏电或者干脆gate与silicon层短路，就发生硬伤了

lihaiqi208

EOS 的一种

demon0821

仿真看不到很正常啊
器件的电压匹配，肯定是设计者自己去考虑好的