请教关于一个版图检查的问题

hijackly

各位好，
     有个问题请教大家，我们芯片在设计时候出来了一个错误。在P-Sub上做了P+的guard ring，Psub接到GND电压，而错误地将Guarding Ring接到VDD上，这样实际芯片会出现电源和地之间直接短路了。
     请教各位对于这种错误如何从版图的工作检查能够检查出这种情况?  参数提取不能提供这样的模型，能够可以从其他检查发现这种错误。谢谢

mymluna

这类错误应该都可以在LVS时的ERC结果中体现。