定义了模块A 实例化的时候后面带位宽是什么意思？？

dyytx · 发表于 2017-7-14 16:18:42

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module A()

endmodule

A a_instance[3:0] 这个是表示实例化4个的意思吗
(

)

YYFFLLMMNN · 发表于 2017-7-14 16:39:47

没见过这种。。

dqwuf2020 · 发表于 2022-1-24 10:18:33

重复例化

smarthb · 发表于 2022-2-7 18:02:36

没遇到过这么例化的，verilog中可以使用generate语句实现同一个模块多次例化，或许SystemVerilog支持这么写。

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[求助] 定义了模块A 实例化的时候后面带位宽是什么意思？？