Vivado FIFO-generator如何生成verilog的IP代码

jia1546 · 发表于 2017-7-14 08:34:21

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想在Vivado中使用FIFO-generator生成一个FIFO，但是发现生成的IP接口是VHDL的，但是工程中其他代码都是Verilog的，请问如何生成Verilog的FIFO？谢谢！

菜鸟要飞 · 发表于 2017-7-14 08:38:11

在ISE中，两种语言可以交叉例化，不知道VIVADO还可不可以，不过估计还可以。所以，你在其他verilog文件例化FIFO时，直接按例化verilog文件时例化就可以了。

jia1546 · 发表于 2017-7-14 08:53:33

回复 2# 菜鸟要飞 嗯，感谢指导！
网上找到的资料也是说IP实例化模板（IP Instantiation Template）中给出的.veo文件进行例化，正在尝试。

ibubapa · 发表于 2017-8-31 23:10:34

回复 1# jia1546

thanks for sharing

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