如何用verilog实现以下功能

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那要是n个器件的地址不可编程且都相同，而且连在一个I2C bus 上该怎么办呢？

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说的详细一点，希望有帮助：
1）大致流程：
  A）CPU广播发start 到9个slave(FPGA 在这算一个slave).默认9个slave是enable的。
  B) CPU广播发slave的地址，FPGA从cam_sda_master_in 中解析出地址，将cam_sda_master_out拉低。
  C）FPGA disable 8个slave,然后释放cam_sda_master_out。
  D）FPGA解析CPU发的Command byte，得到对8个slave的控制信息mux。将cam_sda_master_out拉低。
  E）根据mux的信息，enable相应的slave。然后释放cam_sda_master_out。
  F）监测CPU发STOP的信息，检测到STOP信息后，enable 8个slave，然后状态机进入A，继续监测START.

2)对于写来说，多个slave同时选通是可行的，可以把slave的ACK与起来连接到cam_sda_master_out上，对于读来说，多个同时选通，将造成总线冲突，无法得到正确的结果。
3）  SDA和SCL的透传，如下，最好使用时序逻辑，以保证时序的要求。
                     cam_sda_master_out <= cam_sda1_slave_in;
                     cam_sda1_slave_out  <= cam_sda_master_in;

jiannanc

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网上搜TCA9854a

江山无限辉

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那要是n个器件的地址不可编程且都相同，而且连在一个I2C bus 上该怎么办呢？
冲出藩篱 发表于 2017-7-13 07:57

                               
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N个器件的地址相同？这无解的哦

jiannanc

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https://www.ti.com/lit/ds/symlink/tca9548a.pdf?HQS=TI-null-null-alldatasheets-df-pf-SEP-wwe
很详细，谢谢了，知道怎么做了，网址发上来，方便以后的朋友