ICC 读入综合后网表报错

tangyaoyun

Begin loading DB for bus info.
Compiling source file /home/eda/Desktop/projet1/simulation/modelsim/caculator1.v
Error: Verilog parser cannot parse the /home/eda/Desktop/projet1/simulation/modelsim/caculator1.v source file. (MWNL-047)
Fail to execute command


用quartus 综合后的网表，名字叫caculator1.v，想用ICC做布局布线，但是读入网表的时候老是报错，请高手帮帮忙

tangyaoyun

自己顶一下，我看别人的是sv文件，想问下.v文件应该也行吧

希望可以骄傲

我也是同样的问题    并且同样的网表同样的库同样的脚本同一个服务器     在我的账号上报错    在另一个账号上没问题

sevenbaba

问题解决了吗，请问怎么解决的

jiah

请问问题解决了吗？同样的问题始终困扰着我

huhu1

蹲一会sou

Outsider_yis

请问楼主怎么解决的这个问题？